一、高速收发器
1.FPGA高速收发器：GTP,GTX,GTH,GTZ
2.每个Quad有4对高速收发器GT(4个TX和4个RX)和一个COmmon
3.走差分，提高抗干扰性
4.CPLL是每个lane私有的，QPLL是整个Quad的所有通道共享的
5.每个MGT的bank有两对差分参考时钟
6.CPLL的时钟只能给其对应的Lane，这个时钟是和其他Lane是物理割裂的，所以
不能给其他Lane使用
7.8b10b编码目的保证直流平衡
二、aurora ip core
1.frame模式是带有keep和last信号，非frame模式不带keep和last信号
三、GT收发器认识
1.速率可以达到Gbps,属于硬核资源，嵌入到Xilinx的FPGA中
2.在低速场合使用IO,GPIO进行通信
低速：IIC,SPI,UART，电平标准为CMOS或者TTL，在传输的时候不需要进行编码。
高速：不同于同步通信和异步通信；使用时钟嵌入技术，CDR时钟恢复技术，来进行
恢复时钟。
pcb需要严格等长
时钟和数据的相位，建立时间和保持时间，信道偏斜
LVDS比CMOS抗干扰更强些
SDR单边沿采样；DDR双边沿采样
3.技术发展，先从串行通信---并行通信----后面又转到高速串行通信，是因为
解决了时钟问题，将时钟嵌入到数据中后，才又回到串行通信了；
4.通过8b10b编码，将数据中直流平衡掉了，就是直流均衡；
四、GT收发器ug476文档
1.GT收发器内部结构
PMA+PCS
PMA是物理层中的模拟部分
PCS是物理层中的数字部分
PISO是GT中比较关键的部分，也就是serdes，进行串行和并行的转换
加重：让数据跳变更加明显
DFE均衡器：将数据线上的数据去除加重和干扰，让数据更加平稳一些
弹性缓冲器用于解决异步时钟的问题。
